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verilogでwhile文から抜け出す [Edit]
verilogで,

while(1) begin
if(***)
break;
end

みたいなことってできないのかしら?
なんかbreak書いたらModelSimSEに怒られるんですけど.

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[プログラム]verilog | 【2008-06-11(Wed) 14:02:05】 | Trackback:(0) | Comments:(0)
ModelSimで,ネット値が不定だとシミュレーションが遅くなる [Edit]
表題の通りだが,ModelSim SE 6.1eでシミュレーションするとき,モジュールに不定信号が沢山あると,実行処理時間が倍以上遅くなるようだ.

よって,初期値設定はきちんとやろう.

[プログラム]verilog | 【2006-05-31(Wed) 14:04:48】 | Trackback:(0) | Comments:(0)
verilogで"x"も判断 [Edit]
期待値照合などでif文中に"=="や"!="を使うが,不定の"x"も判定したい場合は

"===", "!=="

を使おう.というか基本これにした方が良いかも.

[プログラム]verilog | 【2006-05-12(Fri) 16:36:12】 | Trackback:(0) | Comments:(0)
verilogで"x"も判断 [Edit]
期待値照合などでif文中に"=="や"!="を使うが,不定の"x"も判定したい場合は

"===", "!=="

を使おう.というか基本これにした方が良いかも.

[プログラム]verilog | 【2006-05-12(Fri) 16:34:43】 | Trackback:(0) | Comments:(0)
verilogでalwaysの引数を省略したい [Edit]
MUXとか,入力信号を全部always@()の中に記述しなくてはいけないとき,

always@*

ってやると全部指定したことになる.

[プログラム]verilog | 【2006-05-12(Fri) 10:44:43】 | Trackback:(0) | Comments:(0)
ModelSimで$specifyを無視して機能シミュレーション [Edit]
vlogのオプションで,

+notimingchecks

とすればよい.GUIなら,コンパイル時のオプションに書き込んでおいてからコンパイルすればよい.

[プログラム]verilog | 【2006-05-10(Wed) 17:52:06】 | Trackback:(0) | Comments:(0)
verilogで$specifyを無視して機能シミュレーション [Edit]
Perfect Zはとっくの昔に作成されてるのだが・・・更新できず.

さて,表題の通り,*.vの中に$specifyブロックがあって,普通に機能シミュレーションやろうと思ってverilog走らせたら,タイミングチェックで引っかかってできんじゃないか!という場合は,

%verilog +delay_mode_zero *.v

ってやればOK.

[プログラム]verilog | 【2006-05-09(Tue) 17:15:56】 | Trackback:(0) | Comments:(0)
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