verilogで，

while(1) begin
if(***)
break;
end

みたいなことってできないのかしら？
なんかbreak書いたらModelSimSEに怒られるんですけど．

表題の通りだが，ModelSim SE 6.1eでシミュレーションするとき，モジュールに不定信号が沢山あると，実行処理時間が倍以上遅くなるようだ．

よって，初期値設定はきちんとやろう．

期待値照合などでif文中に"=="や"!="を使うが，不定の"x"も判定したい場合は

"===", "!=="

を使おう．というか基本これにした方が良いかも．

期待値照合などでif文中に"=="や"!="を使うが，不定の"x"も判定したい場合は

"===", "!=="

を使おう．というか基本これにした方が良いかも．

MUXとか，入力信号を全部always@()の中に記述しなくてはいけないとき，

always@*

ってやると全部指定したことになる．

vlogのオプションで，

+notimingchecks

とすればよい．GUIなら，コンパイル時のオプションに書き込んでおいてからコンパイルすればよい．

Perfect Zはとっくの昔に作成されてるのだが・・・更新できず．

さて，表題の通り，*.vの中に$specifyブロックがあって，普通に機能シミュレーションやろうと思ってverilog走らせたら，タイミングチェックで引っかかってできんじゃないか！という場合は，

%verilog +delay_mode_zero *.v

ってやればOK.