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verilogでwhile文から抜け出す [Edit]
verilogで,

while(1) begin
if(***)
break;
end

みたいなことってできないのかしら?
なんかbreak書いたらModelSimSEに怒られるんですけど.

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[プログラム]verilog | 【2008-06-11(Wed) 14:02:05】 | Trackback:(0) | Comments:(0)
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