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verilogで$specifyを無視して機能シミュレーション [Edit]
Perfect Zはとっくの昔に作成されてるのだが・・・更新できず.

さて,表題の通り,*.vの中に$specifyブロックがあって,普通に機能シミュレーションやろうと思ってverilog走らせたら,タイミングチェックで引っかかってできんじゃないか!という場合は,

%verilog +delay_mode_zero *.v

ってやればOK.
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[プログラム]verilog | 【2006-05-09(Tue) 17:15:56】 | Trackback:(0) | Comments:(0)
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